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NET "CLK_50MHZ" LOC = "E12"| IOSTANDARD = LVCMOS33 ;
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NET "CLK_AUX"
NET "CLK_SMA"
LOC = "V12"| IOSTANDARD = LVCMOS33 ;
LOC = "U12"| IOSTANDARD = LVCMOS33 ;
Figure 3-2:
UCF Location Constraints for Clock Sources
Clock Period Constraints
The Xilinx ISE ? development software uses timing-driven logic placement and routing.
Set the clock PERIOD constraint as appropriate. An example constraint appears in
Figure 3-3 for the on-board 50 MHz clock oscillator. The CLK_50MHZ frequency is
50 MHz, which equates to a 20 ns period. The output duty cycle from the oscillator ranges
between 40% to 60%.
# Define clock period for 50 MHz oscillator
NET "CLK_50MHZ" PERIOD = 20.0ns HIGH 40%;
Figure 3-3: UCF Clock PERIOD Constraint
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Refer to the following links for additional information:
?
Epson SG-8002JF Series Oscillator Data Sheet (50 MHz Oscillator)
http://www.eea.epson.com/portal/pls/portal/docs/1/793426.PDF
Spartan-3A/3AN FPGA Starter Kit Board User Guide www.xilinx.com
UG334 (v1.1) June 19, 2008
35
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